一、突发长度(Burst Length,BL)

由于DDR3的预取为8bit,所以突发传输周期(Burst Length,BL)也固定为8,
而对于DDR2和早期的DDR架构系统,BL=4也较常用,为此DDR3增加了一个4bit
Burst Chop(突发突变)模式,即由一个BL=4的读取操作加上一个BL=4的写入
操作来合成一个BL=8的数据突发传输,届时可通过"A12"地址线来控制这一突发
模式。而且需要特别指出的是,任何突发中断操作都将在DDR3内存中予以禁止,
且均不予支持!取而代之的,是更为灵活的突发传输控制(如4bit顺序突发)。
二、寻址时序(Timings)

就像DDR2从DDR转变而来后延迟周期数增加一样,DDR3的CL周期也将比DDR2有所
提高。DDR2的CL范围一般在3~6之间,而DDR3则在5~11之间,且附加延迟(AL)
的设计也有所变化。DDR2时AL的范围是0~4,而DDR3时AL有三种选项,分别是0、
CL-1和CL-2。另外DDR3还新增了一个时序参数:写入延迟(CAS Write Latency)。
三、新增重置(Reset)功能

重置是DDR3新增的一项重要功能,并为此专门准备了一个引脚。DRAM业界很早前
就要求增加这一功能,如今终于在DDR3上得以实现。这一引脚将使DDR3的初始化
处理变得简单。当Reset命令有效时,DDR3内存将停止所有操作,并切换至最少量
活动状态,以节约电力。在Reset期间,DDR3内存将关闭内在的大部分功能,所有
数据接收与发送器都将关闭,所有内部的程序装置将复位,DLL(延迟锁相环路)
与时钟电路将停止工作且不理睬数据总线的任何动静,这样使DDR3达到节能目的。
四、新增ZQ校准功能

ZQ也是一个新增的引脚,上面接有一个240欧姆的低公差参考电阻。这个引脚通过
一个命令集,通过片上校准引擎(On-Die Calibration Engine,ODCE)自动校验
数据输出驱动器导通电阻与ODT的终结电阻值。系统发出这一指令后,将用相应的
时钟周期(在加电与初始化之后用512个时钟周期,在退出自刷新操作后用256个
时钟周期、在其他情况下用64个时钟周期)对导通电阻和ODT电阻进行重新校准。
五、参考电压分成两个

DDR3的参考电压信号VREF将分为两个信号,即为命令与地址信号服务的VREFCA
和为数据总线服务的VREFDQ,这样做将会有效地提高系统数据总线的信噪等级。
六、点对点连接(Point-to-Point,P2P)

这是为了提高系统性能而进行的重要改动,也是DDR3与DDR2的一个关键区别。
在DDR3中,一个内存控制器只与一个内存通道打交道且这个内存通道只能有
一个插槽。因此内存控制器(MCH)与DDR3内存模组之间是点对点(P2P)的
关系(单物理Bank的模组),或者是点对双点(Point-to-two-Point,P22P)
的关系(双物理Bank的模组),从而大大减轻了地址/命令/控制与数据总线
的负载。而在内存模组方面,与DDR2类别相类似,也有标准DIMM(台式PC)、
SO-DIMM/Micro-DIMM(笔记本电脑)、FB-DIMM2(服务器)之分,其中第二
代FB-DIMM将采用规格更高的AMB2(高级内存缓冲器),这些都是改动后所得。
其它重点图示:

镁光DDR3输入信号供电说明(DC&AC)。

ODT全称是On-Die Termination,其特性如上图。

ETT有效阻抗汇总列表。

刷新模式图解。
面向64位构架的DDR3内存显然拥有更多的优势,由于DDR3采用了根据温度自动刷新、局部自刷新等其它一些功能,因此在功耗方面也要出色得多。再加上原本就低至1.5V的额定电压被很多疯狂的厂商所无视,他们极力改进让其工作在更低的1.35V甚至1.25V。比如奇梦达Qimonda就曾在早些时候豪言要让DDR3-1600默认电压低至1.35V以达到更为节能的目的,这样的趋势对用户来讲最直接的就是节省电费开支,而更深远的影响在于其积极响应节能减排号召为绿色地球做着不断的努力。