NUMB

我要说你什么好

zl184103

业余选手写的鸡肋文章

Travis

我可以说明一下。电路开关频率、感值、控制环设计等参数决定了其动态性能，过冲电压幅值和脉冲宽度即和这个动态性能有关。
为了不让过冲后的电压超过CPU安全工作和稳定工作的限制，有两种做法
1、使用容量更大和高频去耦特性更好的电容组合来增强对这个脉冲的吸收，也就意味着在电容上掏更多的钱。
2、Intel设计上允许CPU工作在一个有一点弹性空间的电压范围内，Intel允许的这个工作电压随电流增长而下降的曲线就是VRD9.0~11.0文档里提到的Socket Load Line。这个Load Line描述的关系就是主板厂商通常设定的Vdroop。有了Vdroop相当于给过冲留出了一定空间。这种做法可以在保证处理器默认频率下稳定安全的前提下，节省供电部分的成本，代价就是超频玩家很敏感的Vdroop问题了。

值得注意的有两点，一是Vdroop是Intel允许的也是供电设计中常用的设计，二是loadline的斜率也就是vdroop的程度可以由PWM芯片的对应针脚接的电阻来定义，因而可以进行电压mod来干掉这个vdroop。代价就是负载变动时电压上冲的峰值比有vdroop时要高几十毫伏，如果在CPU安全工作的范围内也可以容忍。


场效应管这里不是整流用，因为这里是直流变直流，没有交流的问题。当然你可以说电容上存在交流电流，这我没意见。

[ 本帖最后由 Travis 于 2008-5-20 14:57 编辑 ]

nokia5510

Travis大神！啥时候开讲堂啊？

cakey

引用:

原帖由 Travis 于 2008-5-20 14:53 发表
我可以说明一下。电路开关频率、感值、控制环设计等参数决定了其动态性能，过冲电压幅值和脉冲宽度即和这个动态性能有关。
为了不让过冲后的电压超过CPU安全工作和稳定工作的限制，有两种做法
1、使用容量更大和高 ...

感谢Travis的详细说明.Vdroop(或是V_up)是因为pcb上所有元器件的非理想特性所产生的,如ESR(及ESL),MOS的开关频率,返馈补偿电路的频宽及稳定性等等,所以Vdroop并非＂故意＂要使它被发生的,也是我们不乐见它被发生,因为Vdroop(或是V_up)有可能造成系统的不稳定.
至于Travis所说的＂loadline的斜率也就是Vdroop的程度可以由PWM芯片的对应针脚接的电阻来定义＂,那也是一种投机取巧的方法(虽然业界都是用这种方法,因为不会增加太多COST) .

[ 本帖最后由 cakey 于 2008-5-21 22:59 编辑 ]

Tarzan_sz

文章写的不错！希望多些人讨论技术，共同提高水平！

Travis

对，在VR控制器上“定义”的那个Vdroop本身是一种取巧的方法。反馈环路的特性和补偿要谨慎处理，以免产生不稳定，这个调节也会影响到瞬态恢复速度。

Tarzan_sz

引用:

原帖由 Travis 于 2008-5-22 18:47 发表
对，在VR控制器上“定义”的那个Vdroop本身是一种取巧的方法。反馈环路的特性和补偿要谨慎处理，以免产生不稳定，这个调节也会影响到瞬态恢复速度。

其实loadline是有很实际的意义，而vdroop过大，超过loadline规定的是有问题的，这两者要区别对待！

[ 本帖最后由 Tarzan_sz 于 2008-5-23 10:00 编辑 ]

michaelz

学习学习~~知识又长了提点了!

Travis

我们考虑Vdroop时实际上可以把它分成两个部分来看
一是线路器件的阻抗在输出上产生的与电流成正比的总压降，把它看成一个电阻的话就相当于供电的等效串联电阻。
另一部分是设计人员为了用较低的成本来吸收电压过冲（高或低）的影响，而在VR上定义的一个附加电阻，同样也产生一个与电流成正比的压降，把这部分人为阻抗和供电的等效串联电阻加在一起，就得到最终的Vdroop，可以用VR整体的等效输出阻抗RLL来表示。最终的Vdroop斜率或者说RLL，要满足Intel VRD11要求的Socket Load Line的限制，超出这个范围则影响到CPU工作稳定性。

当然，人为地调整出一个RLL来，是设计人员同时满足CPU默认频率和电压下稳定性可靠性要求，并有效控制成本的一种方法，是取巧的方法，然而被广泛采纳。当然不要这么大的RLL超频玩家会更喜欢，而主板为了抑制电压过冲就需要参数更好的器件而掏更多的银子。

Travis

底下这篇英文文章，基于Intel VRD11.0文档和Intersil一个PWM控制器的说明文档，给出了对Vdroop含义及计算调整方式的详细分析，非常好。该文作者freecableguy目前是AnandTech的编辑。
http://www.thetechrepository.com/showthread.php?t=126

hitclxy

，再次感谢Travis和TARZAN

Tarzan_sz

引用:

原帖由 Travis 于 2008-5-25 12:29 发表
我们考虑Vdroop时实际上可以把它分成两个部分来看
一是线路器件的阻抗在输出上产生的与电流成正比的总压降，把它看成一个电阻的话就相当于供电的等效串联电阻。
另一部分是设计人员为了用较低的成本来吸收电压过冲 ...

Travis 谈的不错，不过在概念上还存在部分问题，因时间关系，我简单叙述如下：

1、Vdroop不应该分成其他料件和电容两部分，就设计而已，整个Vdroop的内阻来源很复杂，但大体可以可分为PCB

板部分和料件部分两类；第一类通过铜箔，过孔，以及形状，确定了PCB部分的内阻；第二类是按照你的理解用料上

的差别造成阻抗的区别；

2、RLL并非人为造成，而是世界上根本不存在理想元件，所有的物件都存在一定的阻抗；相反，利用PWM的内部计算

模块，可以调整RLL，并且调整loadline的斜率，但这样一来仍然造成下面的情况；

3、Loadline的定义有效的降低了电流突变时，电压峰峰值，Vpp；同时看出，Travis所谈到的只是理论方面的数据，即

有充足的无阻抗电容和PCB的无阻抗以及其他的理想元件，可以使得Vdroop等于0，但实际上是不可能达到的，同样因为

非理想元件的问题；

综上所述，结论如下：

A、Vdroop其实是非理想电源的必然产物，可人为掩盖但无法消除；

B、超过规定的Vdroop将带来危害，过低的Vdroop必将增加成本；（这是Travis的观点，看的很透彻）

C、Vdroop和设计有关，特别是PCB部分，单从料件考虑是欠妥的；

[ 本帖最后由 Tarzan_sz 于 2008-5-26 10:32 编辑 ]

石头

有了travis与嘉宾的回复，值得三级精华

cakey

图1为PWM为CPU提供的电压与时间的关系图，水平的部份代表时间,垂直的部份电压的变化量，其中CPU VID 为CPU的额定电压，△V、VDROOP及VOFFSET 可通称为VDROOP (电压降)，不过△V、VDROOP及VOFFSET 产生的方式不太一样。


[ 本帖最后由 cakey 于 2008-5-28 01:09 编辑 ]

cakey

图2为△V的产生方式(且无设定VDROOP及VOFFSET)，Vcc为CPU电压 (暂定为 1.4V)，当CPU由Light Load(假设为10A)转变为Heavy Load(假设为90A)的瞬间，CPU需要大量的电流，此时PWM尚未反应之前，所需的电流(90-10=80A)就由电容提供，电容本身的等效串联电阻（ESR）与等效串联电感（ESL）与电压降(△V)的数学关系式为△V(1.4V-1.267V=0.133V)=ESR X I + ESL X (dI/dt)，当电流稳定后，电压降(△V)的数学关系式变为△V (1.4-1.297=0.103V)=ESR X I，之后因PWM开始对电容及CPU增加电流量，CPU电压由1.297V慢慢回复到1.4V。△V的产生原因为元件的非理想特性所造成的，无法避免，可以在设计时选用低ESR及ESL的元件(但是会使用成本上升)

cakey

图3为Intersil 6312 PWM IC的补偿电路，为VDROOP 与V OFS(VOFFSET )的产生方式，VOUT = VREF-VOFS-VDROOP ，VREF约等于CPU VID(CPU的额定电压)。由于RFB 是工程师所选用的，所以说VDROOP 与V OFS(VOFFSET )是人为制造 。

cakey

图4为没有VDROOP及VOFFSET的电压与时间的关系图 ，一开始的电压为1.25V(等于CPU VID)，
△V=1.25V-1.19V=0.06V，所以VPP (Peak to Peak;峰值对峰值电压)为△V X 2 = 0.12V(1.31V-1.19V)。

在图1中VPP (Peak to Peak;峰值对峰值电压)为1.25V-1.17V=0.08V，所以当PWM IC的补偿电路使用了RFB (VDROOP 与VOFFSET)后，可以降低VPP 值(但△V还是有0.06V)，但是电压降的情形并没有消除，所以说是一种取巧的方法 。
希望以上的说明可以让清楚 VDROOP



以上的图皆来至:
Intersil, Document Number: FN9289.3 (14 February, 2007):
Four-Phase Buck PWM Controller with Integrated MOSFET Drivers for Intel VR10, VR11, and AMD Applications


http://www.intersil.com/data/fn/FN9289.pdf



谈Vdroop与no vdroop
http://bbs.ocer.net/thread-194522-1-1.html

[ 本帖最后由 cakey 于 2008-5-28 01:15 编辑 ]

hitclxy

引用:

原帖由 石头 于 2008-5-27 23:19 发表
有了travis与嘉宾的回复，值得三级精华

，达到偶的效果了，技术帖与精华帖均达到

说真的，TARZAN的解释真的让人有拨云见日的感觉。
尤其总结性的三点，嘿嘿

840834

引用:

原帖由 cakey 于 2008-5-28 01:11 发表
图3为Intersil 6312 PWM IC的补偿电路，为VDROOP 与V OFS(VOFFSET )的产生方式，VOUT = VREF-VOFS-VDROOP ，VREF约等于CPU VID(CPU的额定电压)。由于RFB 是工程师所选用的，所以说VDROOP 与V OFS(VOFFSET )是人为制造 ...

说是人为制造的不大合适，你所描述的其实是load change阶段，那不是vdroop的定义范围。vdroop还是因为世界上不存在理想化元件（比较主要的是各种非电阻元件和导线的ESR之类）而存在的。intel的load line也不是为了创造vdroop保护CPU，而是给予厂商们一个可通融的范围，因为有成本考虑、设计差异和元件理想度关系。

1.jpg (91.67 KB)

2008-5-28 13:43

load line的要求可以说有两个，一个是斜率一个是浮动范围。斜率很大程度是受RLL影响，电流增大时必然会导致Vcc下降，这是Intel对现实世界的一个妥协，因为理想情况下斜率应该是0，是一条水平线。不过这个妥协是有限度的，即Intel所给出的变化率。这个变化率是个底线而不是一个要求，条件允许的话变化率更低更好（更平更好）。浮动范围则是要求主板商控制电压突变的范围，同时允许主板存在一定的设计误差。Intel给出的是一个符合现实世界的标准，不是推荐存在vdroop。由于Intel再给出Vmin的同时一样规定了Vmax，又规定了变化率底线，很明显Intel并没有想过去用vdroop做什么。Intel所最希望的是一条水平的Typical线。Intel的load line是给出Icc增大时Vcc的变化率标准以及合理的浮动范围。

如果能够有理想世界的话，没有人希望vdroop存在。vdroop是理想与现实的差距。

vdroop产生的原因是因为世界上没有理想化的元件，vdroop在负载变化时才产生是因为用电器（CPU）的内阻随着负载发生了变化，vdroop的幅度由用电器内阻和其外部的的相关电路的整体内阻的比值决定。

除了用很好的元件来降低vdroop之外，也可以通过各种补偿手段。最终结果达到标准即可。

不只是主板，有兴趣去测量一些外部电路总内阻基本不变，自身内阻会随负载增大而减小的用电器，一样可以发现vdroop。(内阻量级不能差太大）

[ 本帖最后由 840834 于 2008-5-28 15:26 编辑 ]

石头

你更清晰的解释了vdroop的原因。。。并不是为了保护CPU而存在的

cakey

引用:

原帖由 840834 于 2008-5-28 13:43 发表


说是人为制造的不大合适，你所描述的其实是load change阶段，那不是vdroop的定义范围。vdroop还是因为世界上不存在理想化元件（比较主要的是各种非电阻元件和导线的ESR之类）而存在的。intel的load line也不是为 ...

.


不好意思
我想如果把42楼的图 改为下面这个图应该会让你更清楚我所说的”人为制造”(因为调整RFB而生成不同的VDROOP及VOFS)

在40楼我也说明了，△V、VDROOP及VOFFSET 可称为VDROOP (电压降)，虽然都称为VDROOP，但是生成的方式都不一样。

你所说的VDROOP 就是我在41楼所说的△V，而我在42楼说VDROOP是用RFB调整而生成的。

所以说用RFB调整而生成的VDROOP可以减少VPP(峰值对峰值电压)，这样对CPU来说也算是一种保护吧。

xopengl

很经典的讨论,学习了^