OK, 大家好
狂少又來跟大家一起研究這片Intel 的一代神板
DFI P965 Dark...
這片板子真的是無話可說
其驚人的價格與效能比,真的是讓我真的想多買幾片
這片主機板更是開啟一些DDR2非常重要的設定選項,真正把DDR2的效能選項與系統
深深結合. 但是在這之前的條件必須是你要真正了解一些選項的作用
狂少會盡可能用中文好好說明,但是大家也要諒解,一些專有的用字用詞也不是用中文就可以把它們說明到100%
所以大家多包函...
下面是一些圖片與bios設定最重要的部分,我都有中英俱備嚕
但是像這兩張圖,就是真的沒辦法,我會另外說明
現在也正在撰寫一些有用的DDR2信號問題,
像是MCH ODT(Memory Control Hub On Die Termination )Latency; DQ Calibraction..
如果你要你的系統比別人強.這些都不是你用auto就能達到的
所以只要你能弄懂這些,bios沒Auto出現,你就成功嚕
BIOS,這些只是狂少之前在設定時拍下的,並非公式,不過大部分都差不多可以用
等一些說明寫好後,我們再去討論每一種不同設定
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DQ calibration 與GTL+ Driving strength 的關係與作用
在IC上，測定輸出阻抗會有幾個優點。它可以減速。
反射在信號輸出上
電磁干擾(EMI)
功率消耗
訊號歪斜
和提供終端阻抗
所以，選擇，GTL+ 推進效力 (Gunning Transceiver Logic+)，顯示這是一信號設計，此依賴在控制阻抗輸出驅動之上，去完成指定電壓振福的工作
所以這是一有關工作將會如何設定及完成的例子。
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代码:
"GTL+匯排流隨著一50Ω特性阻抗可以隨著50Ω終止Vtt至IC在匯排流的末端。
這可以被完成經由控制阻抗上拉在50Ω。
此50Ω上拉是第一要求控制阻抗。
實現指定電壓振幅，驅動位於匯排流的中間可能被設定去下拉至接地，隨著一12.5Ω阻抗。
此12.5Ω阻抗下拉是第二要求控制阻抗。
25Ω的下拉阻抗被要求在匯排流的末端，因為去儲存能量，它也是令人滿意的去關上50Ω終端內部對IC在每一個匯排流的末端，當那些IC被驅動。
這是第三要求控制阻抗。
最後一50Ω下拉是第四要求控制阻抗，此可能被要求，如果驅動使用終端源匯排流有一特性的50Ω阻抗"因此，對於控制阻抗驅動在技巧上有一需要，此會簡單的改變它的驅動阻抗對於使用在多應用方面。
令人滿意的，每一個驅動阻抗能使用相同的測定資訊如同另一驅動阻抗。
這個簡化設計的IC，因為單一測定資訊的設定能被分散式和使用經由不同的驅動去製造恰當的驅動阻抗，對於它的要求應用。
最後，令人滿意，只有一最小數字的控制信號是必須去交換在阻抗之間。
OCD（Off-Chip Driver，離線驅動調整）
DDR2通過OCD可以提高信號的完整性。
通過調整上拉(pull-up)/下拉(pull-down)的電阻值使兩者電壓相等。
目的是讓DQS與DQ數據信號之間的偏差降低到最小。
使用OCD通過減少DQ-DQS的傾斜來提高信號的完整性；通過控制電壓來提高信號品質。
ODT（On-Die Termination，內建核心的終結電阻器）
在DDR的時代，為了防止數據線終端反射信號，主機板記憶體插槽附近需要設置大量的終結電阻，直接增加了主機板的製造成本，
而且主機板上的終結電阻並不能非常好的匹配每一種記憶體模組，還會在一定程度上影響信號品質。
而不同規範的DDR2可以根據自已的特點內建合適的終結電阻，可以保證最佳的信號波形。
ODT技術的使用是雙贏的，既降低了主機板的成本，還可以使信號品質得到進一步的提升。
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代码:
使用0424 bios 外頻510~540設定詳解
Settings Voltage :
DRAM Voltage Setting : FSB 510-2.375V / FSB 520+530-2.425V / FSB 540-2.450V
VTT Voltage Setting : FSB 510-1.325V / FSB 520+530+540-1.425V
NB 1.25V Setting : FSB 510-1.3V / FSB 520+530-1.35V / FSB 540-1.4V
SB 1.5V Setting : 1.5V
SB 1.05V Setting : 1.05V
Settings Ram :
DDR Configuration Mode : Mode3
GTL+ Driving Strength : Mode2
Enhanced Data transmitting : Fast
Enhanced Addressing : Fast
Channel 1 CLK fine Delay : Auto
Channel 2 CLK fine Delay : Auto
DQ Calibration : 4 ~6
CAS Latency Time (tCL) : 4
DRAM RAS# to CAS# Delay (tRCD) : 4
DRAM RAS# Precharge (tRP) : 4
Precharge Delay (tRAS) : 10
All Precharge to Act : 3
REF to Act Delay (tRFC) : 30
MCH ODT Latency : 1
Write to PRE Delay (tWR) : 9
Rank Write to Read (tWTR) : 9
ACT to ACT Delay (tRRD) : 2
Read to Write Delay (tRDWR) : 8
Ranks Write to Write (tWRWR) : 6
Ranks Read to Read (tRDRD) : 6
Ranks Write to Read (tWRRD) : 5
Read CAS# Precharge (tRTP) : 4
All PRE to Refresh : 4 [
本帖最后由 Onepagebook 于 2007-5-8 10:42 编辑 ]
